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verilog50%
- 本文主要介绍了50%占空比三分频器的三种设计方法,并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD,在QUARTUSⅡ4.2软件平台上进行。 -This paper introduces a 50% duty cycle three dividers of the three design methods, and gives the graphic design, VHDL design, compile results and the
-VHDL
- 本报告分两部分: 1 由matlab计算FIR数字滤波器的滤波系数; 2 用VHDL语言设计逻辑电路,再通过QUARTUS II 软件,将各个模块的电路封装成期间,在顶层设计中通过连线,完成整个系统。 -FIR digital filters based on VHDL
F_Files
- quartus 2 的基础操作文件 包含有VHDL 语言及工程文件-the quartus 2, underlying operating file
crcserialandparallel
- crc serial and parallel ,vhdl ,quartus 2-crc, serial and parallel, simple vhdl, quartus2
hdb3
- hdb3译码基于quartus ii 程序 基于vhdl语言编写 利用quartus7.2 进行仿真-hdb3译码基于quartus ii 程序